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차세대 IC 패키징에 필요한 설계 솔루션 ②

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글/KEITH FELTON, MENTOR A SIEMENS BUSINESS

서론

멀티다이 이종 및 단일 패키징은 변함없이 ‘모어 댄 무어(More than Moore)’ 방식에서 전망이 밝은 ‘그 이상(more)’을 의미하며 폼팩터와 기능성 개선을 위한 새로운 방식으로 활용되고 있고, 여러 가지 기술 노드를 사용하여 제조된 복수의 다이에 적합한 통합 수단으로서 자리매김하고 있다. 여러 장치를 단일 패키지로의 이종 및 동종 통합은 장치 기능성 보강, 출시 기간 단축 및 실리콘 수율 복원성과 같은 목표를 달성하도록 지원한다.
이 연작의 첫 번째 글에서는 고급 IC 패키징과 함께 나타난 새로운 난제에 관해 알아보고 이종 멀티다이 및 복수 기판 설계, 검증과 사인오프에 적합한 검증된 설계 방법론으로서 시스템 레벨 디지털 트윈 프로토타이핑 방식이 주목받는 이유를 설명하였다. 이 글에서는 디지털 트윈 방법론으로 지원되는 멀티 도메인 및 교차 도메인 통합을 중점적으로 다룬다.

멀티 도메인 통합

전보다 더 복잡한 IC 패키지를 더욱 빨리 출시하려면 설계와 검증의 원활한 통합을 이루어야 한다. 전자 기판 설계부터 기계 패키지 히트싱크 및 PCB 마운팅 하드웨어에 이르기까지 전기, 열, 테스트, 신뢰성은 물론 제조 가능성까지 고려하여 이처럼 상호 관련된 측면을 포함해야 한다. 고급 IC 패키지에는 여러 개의 기판 위에 배치되고 기판을 통과하는 다양한 프로세스 노드로 구성된 다이가 여러 개 포함된다. 설계와 검증에 대해 시스템 레벨에서 접근하지 않으면 값비싼 리스핀이나 그보다 더 심한 대가를 감수해야 할 수 있다. 이제는 기존의 해체된 설계 및 검증 방식을 고수할 수 없게 된 것이다.

[그림 1] 고급 2D 및 3D 패키징 기술을 사용하면 반도체 설계자가 프로세스에 최적화된 소형 칩(칩렛)을 유연하게 조합하여 광범위한 응용 분야, 전력 엔벨롭과 폼팩터 수요를 충족할 수 있다. (이미지 제공: Intel)

전자기계 동시 설계

최근 실시한 설문조사에 따르면(Aberdeen - 반도체 장치 패키징 설계 모범 사례 2019), 동급 최고의 업체 중 82%는 설계 프로세스 전반에 걸쳐 ECAD와 MCAD 설계 데이터를 점점 더 많이 교환해야 하므로 이런 작업이 가능한 시스템을 활용한다고 답했다. 이러한 기업체에서는 패키지를 인클로저나 시스템 전체에 배치할 때 물리적 위반사항이 발생하지 않도록 보장하려면 전기 및 기계정보를 동기화하는 것이 필수적이라는 사실을 깨달았다. 이들은 설계 과정 중에 데이터를 점점 더 많이 교환하는 것이 ECAD-MCAD 호환성을 보장하는 근본적인 요인이자 1회차 성공률을 증가시킬 수 있는 방안이라고 굳게 믿고 있다. 또한 더욱 강력한 계를 만들면서도 생산성을 증강하고 출시 기간을 단축하는 데도 도움이 된다고 본다.
오늘날 사용되는 고급 IC 패키지의 약 50%는 적어도 한 번 이상의 추가적인 설계 반복 과정을 거쳐야 전자기계 통합 문제를 해결할 수 있다. 이는 주로 맞춤형 히트싱크의 설계 및 통합과 관련된 문제인데, 이것이야 말로 장치 전반의 열 관리에 핵심적인 의미를 지니는 측면이다. IC 패키지 설계자와 내장형 히트 스프레더(IHS) 설계자 모두 통합을 시각화, 탐색 및 최적화할 수 있어야 한다는 점이 매우 중요하다. 도메인의 경계와 무관한 중단을 최소화하는 비동기 프로세스 형태가 가장 이상적이다.

[그림 2] 패키지 설계 툴이 다시 변곡점에 도달했다.

열성능 관리

Aberdeen 설문조사에서는 전체 기업의 68%가 패키지 설계와 기계/열 설계 사이의 동기화가 1회차 성공을 위한 중요한 과제였다고 답하기도 했다. 이것은 이종 다중 기판 패키지에서는 여러 가지 칩-패키지-상호작용(CPI)이 나타나며, 그중에서도 열 방출이 가장 큰 부분을 차지한다는 사실에서 기인한다. 특히 이런 종류의 패키지에서 전형적으로 나타나는 비선형적으로 생성된 열이 중요하다.
열 관리에 대한 일반적인 접근 방식에서는 열 전이와 방출을 위해 히트 스프레더를 사용한다. 그러나 히트 스프레더의 성능은 스프레더의 설계에 좌우된다. 히트 스프레더가 효율적이고 효과적으로 작용하려면 이를 뒤늦게 활용하는 것이 아니라 처음부터 패키지와 함께 설계하고 시뮬레이션해야 한다. 긴밀하게 통합된 열 시뮬레이션으로 어셈블리(내장형 히트 스프레더)를 포함한 패키지 전체를 3D로 설계하면 큰 설계 타협 없이도 효과적인 열 전이를 실현할 수 있다.

[그림 3] 장치 전체의 트루 3D 디지털 트윈 가상 프로토타입, 즉 “청사진”

예를 들어 다이와 패키지 소재(예:플라스틱 몰딩 컴파운드와 기판)는 열 확장 계수(CTE)가 크게 다릅니다. 이와 같은 CTE 불일치 때문에 열이 이동할 때 접점에서 열기계적 응력이 발생하는데, 이로 인해 다이의 구조적 무결성이 저해될 수 있다. 따라서 CTE 불일치는 전체적인 제품 신뢰성에 중요한 역할을 한다.

[그림 4] 트루 디지털 트윈 모델 구축

상세한 패키지 어셈블리 열 분석을 실시할 때는 정확한 기준치 경계 조건을 가지고 시작하는 것이 중요하다. 이것은 일반적으로 시스템 레벨 열 시뮬레이션을 통해 획득하는데, 이로써 패키지가 작동하게 될 환경의 열 상세 정보를 얻을 수 있다. 이것을 시작점으로 삼아 다이/패키징을 계획할 때 열의 영향력을 정확하게 탐구할 수 있다. 여기에는 다이 레벨, 패키지 기판 레벨은 물론 조립을 마친 전체 패키지 레벨에서의 효과가 포함된다.

[그림 5] 기판 간의 열에 의해 발생하는 응력은 첫 플로어플래닝과 같은 초기 단계에 고려할 수 있는 사항이다.

기계적 응력 분석

2.5D 및 3D 스태킹 방식을 이용하면 의도하지 않은 다양한 물리적 응력(마운팅 중의 기판 뒤틀림, 범프로 인한 응력 등)이 생길 수 있다. 설계자는 레이아웃을 보고 그와 같은 칩-패키지 상호작용으로 인해 발생한 응력과 이것이 장치 성능에 미치는 영향을 분석할 수 있어야 한다. CalibreⓇ 레이아웃 처리 기능과 독점 모델링 기법을 함께 활용하면 MOSFET 채널 기계적 응력은 물론 응력으로 인한 트랜지스터 전기 매개변수(이동성 및 전류 등) 변형도 분석할 수 있다.

[그림 6] 2.5D 및 3D 패키징으로 능동형 다이의 거리가 가까워지면서 다이와 어셈블리 재료의 CTE가 서로 달라 열 상호작용 문제가 발생하게 된다.

시스템 레벨 열분석

패키지 구현이 완성에 가까워지면서 정확한 3D 패키징 열 모델을 내보내 상세한 PCB 및 시스템 전체 열 분석에 포함할 수 있다. 이렇게 하면 시스템 인클로저를 최종적으로 조율하여 자연적 및/또는 강제적 냉각을 최적화할 수 있다.

패키지 신호 무결성 분석

고급 IC 패키지는 신호 무결성 엔지니어와 설계 툴에 수많은 새로운 난제를 제시하였다. 다이를 기판에 직접 장착하므로 기판을 온칩(on-die) 재배선층(RDL)으로 라우팅하는 커플링도 가능해진다. 이제는 패키지가 금속 계층 사이로 간단히 모델링한 단순한 비아를 포함한 단순한 평면 계층 구조가 아닙니다. 대신 전과는 크게 다른 재료로 만들어 낯선 속성을 지닌 여러 개의 기판을 포함할 수 있다. 실리콘 인터포저가 바로 이런 경우이다. 즉 IC와 비슷한 상호연결이 관련 비아 구조를 따라 라우팅되는 것으로, 이를 실리콘 관통 비아(TSV)라고 한다. 신호 및 전원 무결성과 관련된 수많은 항목(오버슈트, 언더슈트, 링잉, 누화, 타이밍, 아이 다이어그램, BER, 디커플링, 전압 강하, 평면 노이즈 등)에 분석을 이용할 수 있다.
또한 시뮬레이션하기 어려운 항목도 많다. 이러한 항목은 대부분 전자파 장해(EMI)로 분류된다. 예를 들어 반환 경로 문제, 평면 가장자리 근처의 라우팅 및 I/O net이 고속 신호에 커플링되는 문제 등이 대표적이다.
사실 이러한 반환 경로로 인한 EMI 문제는 분석하고 시뮬레이션할 수 있지만 생산적이지 않다. 예를 들어 트레이스가 평면의 분할을 가로지르는 경우, 상당한 시뮬레이션 설정과 런타임을 투자한 결과로는 그저 상황이 좋지 않다는 것, 그리고 그런 상황은 피해야 한다는 것에 불과한다. 스티칭 비아가 충분하지 않은 경우, 트레이스가 평면 가장자리에 가까운 경우 및 트레이스가 안티패드 공동/개구부에 가까운 경우와 같은 항목도 마찬가지이다. 이런 경우 설계 중에 소프트웨어로 자동화된 지오메트리 기반 조사와 검사로 문제를 파악하는 것이 가장 좋다. 이는 보통 설정에서 실행까지 몇 분이면 되고, 문제 영역이 명확하게 하이라이트되어 설계 추정 조치를 취할 수 있다. 이러한 ‘초기 검증’ 방식을 따르면 애초에 문제가 생기지 않도록 예방할 수 있으므로 EMI 분석이 문제를 포착하는 역할보다는 검증 사인오프 단계에 가까운 역할을 한다.

[그림 7] 종합적인 시스템 레벨 신호 무결성 채널 분석

기생 시뮬레이션 모델 추출

2.5D 및 3D 이종 설계는 보통 TSV를 쓰는데, 이것은 길이가 긴 비아가 다이나 기판을 통과하여 앞면과 뒷면을 연결하는 것을 말한다. 이러한 TSV를 이용하면 다이와 기판을 적층하여 서로 직접 연결할 수 있다. 다만 TSV에는 자체적으로도 중요한 전기적 특성이 있고, 이외에도 장치 및 그 주변의 상호 연결 지점의 전기적 작동 방식에도 간접적인 영향을 미칩니다. 2.5D/3D 이종 시스템을 정확하게 모델링하려면 그러한 2.5D/3D 요소의 물리적 구조로부터 정밀한 전기 매개변수를 추출할 수 있는 툴이 필요한다. 이 매개변수를 동작 시뮬레이터에 입력하는 것이다. 패키지 어셈블리 전치의 3D 디지털 트윈 모델을 활용하면 이와 같은 2.5D 및 3D 모델의 기생을 정확하게 추출할 수 있다.
요소를 올바로 추출하였으면 적절한 방법과 프로세스를 통해 시스템 레벨 상호 연결 모델로 조립하고 시뮬레이션하여 성능과 적절한 프로토콜 준수 여부를 분석할 수 있다.

[그림 8] 복잡한 구조의 상세한 3D 하이브리드 및 전체 파장 추출

결론

이종 패키징은 기존의 설계 및 검증 방식에 큰 영향력을 발휘한다. 이러한 설계가 성장하면서 설계의 물리적, 전기, 열 및 제조 성능을 판단하기 위한 효율적이고 검증된 자동 사인오프에 대한 수요가 늘어났다. 이러한 프로세스의 일관성을 보장하고 자동화를 지원하려면 설계자가 이 모든 프로세스를 효율적이고 반복 가능하며 자동화된 플로우에서 관리할 수 있게 하는 플로우가 꼭 필요한다.
네 부분으로 이루어진 이 연작 논문의 3부에서는 현행 및 향후의 고급 IC 패키지를 효율적으로 다루기 위해 필요한 솔루션의 확장성과 범위를 살펴보고 예측 가능하며 정확한 제조 전달을 위해서는 정확히 무엇이 필요한지 논해보도록 하겠다.

참고 문헌
[1] Tarek Ramadan, “Crossing the chasm: Bringing SoC and package verification together with Calibre
3DSTACK,” Mentor, a Siemens business. January 2017. https://go.mentor.com/4QLSO
[2] Dusan Petranovic and Karen Chow, “3D-IC system verification methodology: solutions and challenges.” Electronic Design Process Symposium, April 2011. https://www.researchgate.net/publication/268208901_3D-IC_System_Verification_Methodology_Solutions_and_Challenges
[3] Tarek Ramadan, “Package designers need assembly-level LVS for HDAP verification,” Mentor, a Siemens business. December 2017. https://go.mentor.com/4WDVj
[4] Christian Decoin and Vassilis Kourkoulos, “Fast and accurate extraction of 3D-IC layout structures,”
Mentor, a Siemens business. July 2012.
[5] Tony Mastroianni, “eSilicon tackles the challenges of advanced IC package design using Xpedition
Substrate Integrator and Calibre 3DSTACK” May 2019. https://go.mentor.com/58xrP
[6] Amkor Delivers Industry’s First Package Assembly Design Kit to Support Mentor’s High-Density Advanced Packaging Tools July 2018. https://ir.amkor.com/news-releases/news-release-details/amkor-delivers-industrys-first-package-assembly-design-kit

leekh@seminet.co.kr
(끝)
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